Proposition et implémentation d’architectures matérielles pour les opérateurs utilisés dans les normes de compression d’images

Numéro de la revue: 25
Auteurs: Kamel Messaoudi1, 2, Salah Toumi1 & El-Bay Bourennane1, 2
1 Laboratoire d’Etude et de Recherche en Instrumentation et en Communication (LERICA)
Université Badji Mokhtar Annaba, BP 12, 23000 Annaba, Algérie
2 Laboratoire d’Electronique, Informatique et Image (LE2I)
Université de Bourgogne, BP 47 870, 21078 Dijon Cedex, France

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Résumé

En plus des techniques parallèles de lecture, d’enregistrement et d’appel des sous blocs d’images, pour assurer le temps réel pour les algorithmes de traitement des images, il est nécessaire aussi d’implanter des structures parallèles pour les modules de calcul (les opérateurs) qui sont généralement des formules itératives. L’ensemble des structures et techniques doivent être synchronisé par une unité de contrôle. Dans ce papier, nous présentons une nouvelle solution d’implémentation matérielle des opérateurs utilisés dans les algorithmes de traitement des images et des vidéos. Les implémentations proposées, basées sur le parallélisme des données, sont réalisées en VHDL et vérifiées sur des plateformes reconfigurables de type FPGA.

Mots clés : Architecture matérielle, Opérateurs, Parallélisme des données ,  SAD , Encodeur H.264.